存取时间
现在让我们来看看内存的存取时间。首先应该澄清一个事实：目前大多数的SDRAM芯片的存取时间多为5、6、7、8或10纳秒，这个“纳秒”与上面所说的时钟周期中的“纳秒”不是一回事，它们分别表示了不同的意义。比如以前红极一时的HY PC100内存的芯片，其颗粒一般都标注“-7J”或“-7K”的字样。有些人误将它理解为内存的时钟周期。其实，这里的-7J或-7K代表的是内存的存取时间为7纳秒而并不是时钟周期为7纳秒。当内存的存取时间为7纳秒时，它的时钟周期仍然是10纳秒，工作频率也为100MHZ。因此，在购买的时候请不要将芯片上的存取时间和时钟周期相混淆。对于HY的PC100规格的条子来说，-7J或-7K才是合格的产品。而对于HY的PC133规格的内存条来讲，-75和-T-H才是合乎规范的。
CAS的延迟时间
内存的CAS延迟时间和存取时间之间有着密切的联系。首先解释一下什么是内存的CAS延迟时间。所谓CAS延迟时间，就是指内存纵向地址脉冲的反应时间。CAS延迟时间是在一定频率下衡量支持不同规范内存的重要标志之一。在Intel公司的PC100内存技术白皮书中指出：“符合PC100标准的内存芯片应该以CAS Latency（以下简称CL）=2的情况稳定工作在100MHZ的频率下。”CL=2所表示的意义是此时内存读取数据的延迟时间是两个时钟周期当CL=3时。内存读取数据的延迟时间就应该是三个时钟周期，因此，这“2”与“3”之间的差别就不仅仅局限于“1”了，而是1个时钟周期。工作在相同频率下的同种内存，将CL设置为2会得到比3更优秀的性能（当然你的内存必须支持CL=2的模式）。为了使主板正确地为内存设定CAS延迟时间，内存生产厂商都将其内存在不同工作频率下所推荐的CAS延迟时间记录在了内存PCB板上的一块EEPROM上，这块芯片就是我们所说的SPD。当系统开机时，主板BIOS会自动检测SPD中的信息并最终确定是以CL=2还是CL=3来运行。为了准确地评价内存的综合性能，我们要将上面所说的三个概念结合起来。对于PC133的内存而言，当CL=3的时候，tCK（System clock cycle time即内存时钟周期，由外频所决定。一般地，可认为TCK=1/F.F为工作时的外频。例如，系统在100MHz外频下工作时，TCK=1/100MHz=10ns）的数值要小于10纳秒、tAC（Access time from CLK）要小于6纳秒。这样才符合PC100标准。而当CL=2的时候，tCK的数值只要为10纳秒就可以符合标准。这是为什么呢？其原因就在于同一条内存，当CL的设置不同时，内存的tCK值并不是唯一的，同样，tAC的值也是不太可能相同的。所以，对于内存的总延迟时间，我们可以用这样一个式子来表示：总延迟时间=时钟周期X CL值+存取时间。我们以HY的内存做例子。HY的PC100内存，其时钟周期为10纳秒，当工作在100MHZ时，内存的CL值为2，它的存取时间为7纳秒，因此，总延迟时间就是10X2+7=27纳秒。对于内存而言。总延迟时间是反应内存速度最直接的指标。
封装形式
封装形式也就是内存芯片的引脚形式，目前主流的封装形式主要有以下几种：
BLP:英文全称为Bottom Leaded Plastic（底部引出塑封技术）是新一代封装技术中的佼佼者，其芯片面积与填充装面积之比大于1：1.1，符合CSP(Chip Size Package)填封装规范。不仅高度和面积极小，而且电气特性得到了进一步的提高，制造成本也不高，广泛用于SDRAMRDRAMDDR等新一代内存制造上。
TinyBGA:英文全称为Tiny Ball Grid Array（小型球栅阵列封装），其芯片面积与封装面积之比不小于1：1.14，是KingMax的专利，属于BGA封装技术的一个分支。