线速处理，确保性能
通常，一个功能强大，且具备QoS控制功能的 CMTS将提供数据包分类、优先级标注、业务流监督、连接控制、流量控制、拥塞控制、精细排队、时序安排和逐个业务流成型等功能。为了完成上述功能，且不对CMTS吞吐量的QoS控制功能产生负面影响，硬件辅助的QoS处理（线速处理）通常是必须的。具备线速处理的CMTS 将能够完成所有的QoS控制功能以及与转发、计数和测量相关的全部功能，这些功能要求在最短的数据包到达间隔期望值内完成。不采用线速处理，这些功能占用的时间将超过两个连续的数据包的达到时间间隔。因此， CMTS 必须在完成对第一个数据包的处理的同时，对第二个数据包进行排队。一旦超时，排队深度就会增加，受业务影响的数据包丢失就会产生，而用户则会将其理解为服务水平较低、吞吐量较小、带宽较窄或者应答较慢。结果，用户对业务性能理解的降低将导致用户对服务质量的不满 。
MSO可能会偏爱能够通过线速处理提供QoS控制功能的 CMTS 产品。今天，针对Internet中如此高的数据速率，只有为数不多的几种实用的方法实现线路处理，其中之一是设计高速定制的ASIC，以实现满足特定的QoS的处理速度。这种方法成本高，且在标准不断变化的情况下无法修改。在CMTS中实现线速处理的另一个方法是使用类似汽车装配生产线的技术对处理功能实行流水作业——流水线的每一级仅仅完成整个任务的一个子集，各个 子任务级联起来，新的任务（数据包）就可以以非常高的速度进入流水线。
流水线方法既可以由软件实现，也可由硬件实现，还可由两者组合实现。采用高速处理器时，流水线可以用软件实现，这样做的好处是开发时间相对较短，开发工具丰富，且开发环境已为人们所广泛理解。然而，不幸的是，大多数通用处理器在任务划分和总线灵活性方面受到限制。新一代的网络处理器正试图通过并行处理来执行网络任务，从而克服上述缺点。一方面，它们处理类似语音流和视频流这样的实时数据的能力还有待于进一步验证，另一方面，用于网络处理器的软件编译器能否有效地处理数据依赖性以及时序安排和管理等任务还需要进一步观察。在硬件方案中，流水线算法可以利用可编程逻辑器件（PLD）实现，这样做既可以避免ASIC非常长的开发时间，又可以达到比纯软件方法快得多的速度。硬件层次的性能尤其重要，因为象DOCSIS这样的标准很可能提高对数据包传输的时延要求。另外，很多现代的PLD包含了有利于CMTS设计的结构特点。这些结构特点包括高速I/O缓冲器、锁相环（PLL）和灵活的嵌入式存储器结构。组合可编程逻辑和高速处理器构成的平衡的设计方案，可以兼有上述两种实现方法优点——既包括硬件加速的性能，又具备软件开发环境的熟悉，还包含了可重复编程平台的灵活性。
I/O功能和锁相环
最新的可PLD支持多种I/O标准和多种逻辑电平。通过兼容多种 I/O电平标准，这些PLD可以在电路板上用作不同器件之间的接口，其逻辑电平可以是3.3V 或者在1.8V~2.5V之间任选。更重要的是，象LVDS低电平差分信号这样的高速I/O 选项使得PLD能够达到更高的性能水平――每个通道高达840 Mbps 。由于片内锁相环的参与，这样的速度是可以达到的。
利用锁相环（ PLL）和LVDS，设计者可以增加系统带宽。例如，在一个有8个客户的光交换单元里，每个客户有两组总线，每组总线有 8个I/O，但没有LVDS－PLL 组合，总的I/O引脚数量为：
8客户 × 2 总线/客户 ×8 I/O引脚/总线 =128 I/O引脚。
如果给定时钟速度为50MHz，则总的吞吐量为：
128 × 50MHz = 6.4 Gbps。
接下来，考虑一个具有相同的系统时钟和客户数量但具备LVDS－PLL组合的系统 。总的I/O引脚数量是：
8 客户 × 4总线/客户 × 2 I/O引脚/总线 = 64 I/O引脚。
64 I/O引脚等价于32 对LVDS（可以通过PLL用8倍于系统时钟的速度来同步），从而，总的吞吐量为：
32 对LVDS×400 MHz = 25.6 Gbps。
上述结果表明，与没有LVDS－PLL 组合的光交换机相比， LVDS-PLL 组合使吞吐量增加了3倍。
嵌入式存储器的应用
许多现代PLD具备的片内存储器可以用来实现多种与CMTS有关的功能。在最先进的PLD中，片内的嵌入式存储器模块可以配置为多种存储器功能，这包括FIFO、RAM、ROM和内容可定位存储器（ CAM）。在符号压缩和高速缓存标记中CAM非常有用，并且还可用在信息净荷头部抑制（PHS）中，实现查寻受抑制报头图案的树形搜索算法。当片内CAM不足时， PLD的供应商提供参考设计，帮助用户实现PLD与更大的外部CAM的接口。
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